Ya que hablamos de hacer las cosas correctamente en lugar de teatralmente, también publicaré un artículo sobre ASIC esta semana.
Hay una preimpresión lista sobre un motor de estado de hardware respaldado por HBM, diseñado específicamente para la verificación de transacciones basada en UTXO. El objetivo no es una optimización superficial, sino la eliminación arquitectónica de la latencia en la capa de estado. La ruta actual de recorte y comparación e intercambio de UTXO se sitúa en aproximadamente 1680 microsegundos en las canalizaciones convencionales. El diseño que estoy describiendo reduce esa latencia al dominio de los nanosegundos, una reducción aproximada del 94,4 %.
Esto no es una modificación de software, sino una reubicación estructural de la gestión de estados en hardware.
El enfoque utiliza una memoria de alto ancho de banda estrechamente acoplada a un motor de verificación diseñado específicamente, implementado como una tarjeta directa dentro de una máquina estándar. Cuatro de estas tarjetas en paralelo aceleran considerablemente el rendimiento de la validación, y lo hacen de forma determinista. Esto no es un escalamiento especulativo; es ingeniería.
El artículo se dividirá adecuadamente. La publicación principal detallará la arquitectura, los diagramas de circuitos, las rutas de transición de estados y el flujo de verificación para que el diseño pueda reconstruirse de forma independiente. El apéndice en línea incluirá el pseudocódigo RTL, los componentes de la ruta de datos y listados con la profundidad suficiente para su implementación. Nada improvisado. Nada implícito.
Se publicará completo. Cualquiera que desee construirlo puede hacerlo.
Si nos tomamos en serio el escalado de los sistemas transaccionales, entonces dejemos de hablar de capas de abstracción y comencemos a reducir la latencia donde realmente existe: en el acceso a memoria, la resolución de estados y las rutas de hardware deterministas. Esto es simplemente eso, escrito.
Parece que incluso las indiscreciones intelectuales más jóvenes eventualmente regresan, impecablemente vestidas y exigiendo una presentación formal a la sociedad. Una disertación escrita hace unos veintidós años —escrita, lo confieso, con la severidad de un hombre convencido de que las notas a pie de página son una obligación moral— ahora ha sido convocada de nuevo a la luz. De Gruyter, con encomiable seriedad, ha concedido la cortesía de un acuerdo editorial, y la obra resurgirá como una monografía revisada por pares.
El tiempo, por supuesto, es el más severo de los editores. Un manuscrito que ha sobrevivido dos décadas no merece ser embalsamado, sino refinado. Habrá revisiones: mesuradas, juiciosas y lo suficientemente modernas como para reconocer que el autor ha envejecido al menos tanto como los argumentos. La estructura permanece sólida; solo la vestimenta requiere ajustes.
Para quienes no hayan tenido acceso a la obra —ya sea por negligencia, infortunio o ausencia de mis conferencias a lo largo de los años—, pronto estará disponible en una forma más permanente y digna. Lo que antes estaba confinado a las salas de seminarios y a los estudiantes diligentes ahora reposará en los estantes, esperando tranquilamente su escrutinio. Solo cabe esperar que se comporte mejor en la imprenta que en su juventud.
S. Tominaga, también conocido como CSW
3 de marzo de 2026
https://x.com/i/status/2028658165697617976
https://t.me/S_Tominaga/5221
Hay una preimpresión lista sobre un motor de estado de hardware respaldado por HBM, diseñado específicamente para la verificación de transacciones basada en UTXO. El objetivo no es una optimización superficial, sino la eliminación arquitectónica de la latencia en la capa de estado. La ruta actual de recorte y comparación e intercambio de UTXO se sitúa en aproximadamente 1680 microsegundos en las canalizaciones convencionales. El diseño que estoy describiendo reduce esa latencia al dominio de los nanosegundos, una reducción aproximada del 94,4 %.
Esto no es una modificación de software, sino una reubicación estructural de la gestión de estados en hardware.
El enfoque utiliza una memoria de alto ancho de banda estrechamente acoplada a un motor de verificación diseñado específicamente, implementado como una tarjeta directa dentro de una máquina estándar. Cuatro de estas tarjetas en paralelo aceleran considerablemente el rendimiento de la validación, y lo hacen de forma determinista. Esto no es un escalamiento especulativo; es ingeniería.
El artículo se dividirá adecuadamente. La publicación principal detallará la arquitectura, los diagramas de circuitos, las rutas de transición de estados y el flujo de verificación para que el diseño pueda reconstruirse de forma independiente. El apéndice en línea incluirá el pseudocódigo RTL, los componentes de la ruta de datos y listados con la profundidad suficiente para su implementación. Nada improvisado. Nada implícito.
Se publicará completo. Cualquiera que desee construirlo puede hacerlo.
Si nos tomamos en serio el escalado de los sistemas transaccionales, entonces dejemos de hablar de capas de abstracción y comencemos a reducir la latencia donde realmente existe: en el acceso a memoria, la resolución de estados y las rutas de hardware deterministas. Esto es simplemente eso, escrito.
Parece que incluso las indiscreciones intelectuales más jóvenes eventualmente regresan, impecablemente vestidas y exigiendo una presentación formal a la sociedad. Una disertación escrita hace unos veintidós años —escrita, lo confieso, con la severidad de un hombre convencido de que las notas a pie de página son una obligación moral— ahora ha sido convocada de nuevo a la luz. De Gruyter, con encomiable seriedad, ha concedido la cortesía de un acuerdo editorial, y la obra resurgirá como una monografía revisada por pares.
El tiempo, por supuesto, es el más severo de los editores. Un manuscrito que ha sobrevivido dos décadas no merece ser embalsamado, sino refinado. Habrá revisiones: mesuradas, juiciosas y lo suficientemente modernas como para reconocer que el autor ha envejecido al menos tanto como los argumentos. La estructura permanece sólida; solo la vestimenta requiere ajustes.
Para quienes no hayan tenido acceso a la obra —ya sea por negligencia, infortunio o ausencia de mis conferencias a lo largo de los años—, pronto estará disponible en una forma más permanente y digna. Lo que antes estaba confinado a las salas de seminarios y a los estudiantes diligentes ahora reposará en los estantes, esperando tranquilamente su escrutinio. Solo cabe esperar que se comporte mejor en la imprenta que en su juventud.
S. Tominaga, también conocido como CSW
3 de marzo de 2026
https://x.com/i/status/2028658165697617976
https://t.me/S_Tominaga/5221
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